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1、负载电容匹配
晶振的负载电容CL = (CL1 × CL2) / (CL1 + CL2) + 杂散电容CS，其中CS包含了PCB走线、焊盘及芯片引脚引入的杂散电容。设计时须将CS纳入计算。以12.5pF负载电容的晶振为例，仅1pF的杂散电容就会引入约10ppm的频率误差，这意味着每天约0.864秒的时钟偏差，累积一个月误差可达约26秒。2、走线设计
为有效降低天线效应和寄生电容，晶振应尽可能靠近RTC芯片的X1/X2引脚放置，走线越短越好，且两根走线须保持等长。走线宽度建议控制在8mil以内，过宽的走线会显著增大寄生电容。此外，当走线下方存在参考地平面时，两者之间的距离也会引入额外寄生电容，设计中应予以关注。3、布局抗干扰
布局上，应将晶振电路放置在PCB中央区域，远离板边的I/O接口等干扰源。晶振下方及周边禁止其他高速信号穿越，其走线与其他高速信号的间距建议不小于200mil，以最大限度避免噪声耦合。
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